ASML交付首台High-NA EUV光刻机，英特尔引领半导体行业探索更大掩膜尺寸
    近日，全球半导体产业的目光聚焦在一台特殊的设备上——ASML的高数值孔径（High-NA）EUV光刻机TWINSCAN EXE:5000已成功进驻英特尔工厂。这台尖端设备对于突破2nm以下芯片制造瓶颈，延续摩尔定律的步伐至关重要。
    然而，High-NA EUV光刻机相较于前代产品复杂度大幅提升，带来了一系列设计与制造的新挑战。英特尔CEO帕特·基辛格透露，在接受More than Moore采访时指出，欲借助更大的掩膜以发挥High-NA EUV光刻机的经济效益最大化。
    投资高达4亿美元的High-NA EUV光刻机是否物有所值？回溯摩尔定律的核心理念，每18个月集成电路上的晶体管数量翻倍且成本减半，这一规律推动了芯片技术不断进步，并让电子产品普及化。那么，摩尔定律下一步的关键突破，是否在于采用更大的掩膜？
    原因在于，随着芯片微缩需求的提升，光刻工艺成为决定芯片良率和性能的关键环节。通过提高数值孔径，High-NA EUV光刻机能够实现更精密的特征尺寸和更高的图案密度，被誉为延续摩尔定律“全村的希望”。但其曝光视场减半的技术特点，使得单次曝光面积缩小一半，对晶圆进行完整图案化需要两次曝光，生产时间相应增加一倍。
    面对这一困境，业界开始探讨扩大掩膜尺寸的可能性。掩膜是光刻过程中至关重要的组件，其精确度和尺寸直接影响最终产品的质量和生产效率。鉴于当前大芯片发展趋势及AI、5G等高性能应用的需求，英特尔正积极推动半导体行业采用更大尺寸的掩模标准，设想将现行6 x 6英寸的标准掩模尺寸加倍至6 x 12英寸，以恢复标准曝光区域大小，从而简化制造流程，降低成本，并消除设计限制。
    尽管如此，扩大掩模尺寸是一项艰巨的技术挑战，牵涉到整个供应链的变革，包括掩模写入器、光掩模版、掩模保护膜以及掩模检测设备等领域。诸如IBM、Toppan Photomask、Lasertec、KLA和ASML等企业都在为适应更大掩模尺寸的变化而研发相应的技术和解决方案。
    值得注意的是，纽约州携手IBM、美光等行业巨头斥资100亿美元扩建奥尔巴尼纳米技术园区，新建尖端的High-NA EUV中心，以进一步推动该技术的研发与应用。
    从芯片设计层面来看，若要利用High-NA EUV光刻机制造更大芯片，行业可能面临重新设计芯片以适应新技术的挑战。芯片设计趋势向Chiplet架构迈进，通过模块化设计和先进的封装技术如MCM或芯片堆叠，可以在保持性能的同时解决大型芯片制造难题。
    总之，面对经济定律的严格考验，High-NA EUV光刻技术的商用之路仍需跨越诸多障碍。台积电对此持谨慎态度，预计High-NA EUV可能于2030年以后才会纳入其路线图中；而三星电子则表现出积极态势，计划在2027年启用合资研发中心的High-NA EUV设备，用于1nm工艺以上节点。未来，各厂商如何应对增大掩膜尺寸的问题，将是半导体行业持续关注的焦点。